芯东西3月28日报道，不日，英特尔进步体例封装与测试奇迹部副总裁兼总司理Mark Gardner分享了英特尔半导体进步封装手艺最新起色。

　　半导体进步封装手艺不妨正在单个修造内集成分别成效、制程、尺寸、厂商的芯粒（chiplet），以灵敏性强、能效比高、本钱经济的格式打制体例级芯片（SoC），因而受到越来越众的AI芯片厂商青睐。

　　Mark Gardner以为，暂时咱们正处于一个由AI驱动的范式转换之中，这种变化正在丰富度和价钱方面具有明显影响。跟着这一变化举行，体例级代工场以及体例手艺协同优化的观点变得愈发首要，涵盖了更众体例级的立异。

　　英特尔自本世纪70年代起连续立异，深耕封装手艺，积攒了赶上50年的厚实体会。

　　面向AI时间，英特尔正正在与生态体例伙伴、基板供应商协作，配合拟定规范，引颈悉数行业操纵进步封装手艺。秉持“体例工艺协同优化”（STCO）的理念，英特尔代工不但不妨向客户供应古板的封装、互连、基板等手艺，还涵盖了体例级架构和策画办事，以及热解决和功耗解决等全方位支柱事务。

　　现正在，英特尔通过与生态体例协作伙伴协作，配合拟定规范，与基板供应商配合，引颈悉数生态体例和行业进入进步封装时间。

　　进步封装包罗2.5D、3D以及今朝的3.5D封装手艺。这些手艺是长远生长的结果。EMIB 2.5D的首个产物仍然投产近十年了，3D和3.5D堆迭道理渐渐落地操纵。Mark Gardner允诺，英特尔将正在AI时间不停立异，延续成为进步封装范畴的携带者。

　　（1）FCBGA 2D：是古板的有机FCBGA（倒装芯片球栅格阵列）封装，实用于本钱敏锐、I/O数目较少的产物。

　　（2）FCBGA 2D+：正在此根源上填充了基板层迭手艺（substrate stacking），不妨淘汰高密度互连的面积，低落本钱，尤其适合汇集和相易修造等产物。

　　（3）EMIB（嵌入式众芯片互连桥接）2.5D：通过基板内的微型硅桥连结芯片，实用于高密度的芯片间连结，正在AI和高职能计较（HPC）范畴再现优越。

　　（4）EMIB 3.5D：正在此根源上引入了3D堆迭手艺，芯片能够笔直堆迭正在有源或无源的基板上，再通过EMIB手艺连结，填充了堆迭的灵敏性，不妨凭据IP的特质采取笔直或程度堆迭，同时避免应用大型的中介层。

　　（5）Foveros 2.5D和3D：采用基于焊料的连结格式，而不是基底连结，适合高速I/O与较小芯片组散开的策画。

　　（6）Foveros Direct 3D：通过铜和铜直接键合，告终更高的互连带宽和更低的功耗，从而供应精采的职能。

　　这些手艺并非互斥，而是正在一个封装中能够同时采用，为丰富芯片的策画供应了极大的灵敏性。正在贸易层面，这显露了英特尔对封装细分墟市的偏重。

　　针对AI芯片的进步封装需求，与业界其它晶圆级2.5D手艺，比如硅中介层、重布线层（RDL）比拟，EMIB 2.5D手艺具有诸众上风。

　　第一，本钱效益。EMIB手艺采用的硅桥尺寸绝顶小，比拟于古板的大尺寸中介层，修筑时能更高效地欺骗晶圆面积，淘汰空间和资源的铺张，归纳本钱更低。

　　第二，良率提拔。EMIB手艺省略了晶圆级封装（wafer level assembly）这一举措，淘汰了模具、凸点等丰富工艺带来的良率吃亏危险，从而进步了全体临盆经过的良率。

　　第三，临盆作用。与晶圆级手艺比拟，EMIB手艺的修筑举措更少、丰富度更低，因而临盆周期更短，不妨为客户撙节贵重的期间。正在墟市动态神速变动的环境下，这种期间上风不妨助助客户更速地得回产物验证数据，加快产物上市。

　　第四，尺寸优化。晶圆级手艺须要正在基板上方增加中介层，而EMIB则将硅桥嵌入基板，极大地进步了基板面积的欺骗率。同时，基板的尺寸与集成电途面板的方式相配合，采用EMIB不妨正在单个封装中集成更众芯片，从而容纳更众的事务负载。

　　第五，供应链与产能。英特尔具有成熟的供应链和充溢的产能，确保了EMIB不妨满意客户对进步封装处分计划的需求。

　　Mark Gardner讲道，过去几年，行业正在2.5D封装产能方面确实面对诸众限定，以至欺压了墟市需求，但英特尔代工正在这一范畴具有明显上风，将Foveros 2.5D与EMIB 2.5D的产能相纠合时，其归纳产能是暂时行业程度的两倍以上，并预留了充溢的空间来支柱将来的需求增加。

　　英特尔仍然竣工了赶上250个2.5D策画项目，这些项目既涉及英特尔产物，也涵盖其他无晶圆厂客户的需求。这些策画须要分别面积，分别数目芯片的封装，操纵规模从消费级产物到FPGA、办事器数据中央以及AI加快器。

　　正在异常增值办事方面，英特尔能够助助客户优化产物，无论是硅与封装的协同策画芯片封装、策画战术，照样功率传输、高级修模和热解决等方面。别的，英特尔对分别质料举行了普遍的试验室外征，能够与客户协作并供应反应，以助助修正产物。

　　针对芯片测试，英特尔“裸片测试”（Die Sort）手艺已正在临盆中应用了十众年。英特尔会将整片晶圆豆剖成一个个只身的裸片，并正在拼装到基板之前对它们举行分类和测试。

　　因裸片体积较小，热量担任能够绝顶准确，热解决才智明显巩固。比如，这一经过能够告终温度正在1秒内变动约100摄氏度。这种准确的热担任使得过去只可正在最终测试阶段履行的实质，现正在能够提前正在裸片测试阶段竣工，于是不妨更早地识别出哪些GPU或计较单位有缺陷，明显提拔临盆作用和良率。

　　正在即日，当封装的质料本钱加上全部硅片实质到达数千美元时，这种修正尤为要害。

　　英特尔团队觉察，通过正在修筑经过中参加测试枢纽，能够正在分别阶段举行质料检测，而无需比及末了阶段。

　　今朝，一款产物不妨包括10片、20片、30片以至50片芯片，正在参加更众组件之前，确保之前的封装举措修筑的都是已知良品的良品解决，比以往加倍首要。

　　总体来看，英特尔半导体进步封装采用了众元设施，变成体例协同。比方用模仿裸片测试来优化良品解决，采用基于热压纠合的EMIB手艺来降本增效，引入Foveros Direct手艺优化互连等等。

　　跟着手艺生长，封装尺寸变得越来越大，而且浮现了较大的翘曲题目。因而英特尔引入了一系列立异手艺，以便不妨正在翘曲环境下仍能就手举行板级封装（Board Assembly）。

　　面向将来，英特尔正正在研发120×120毫米的超大封装（Large Packages），并策画正在将来几年内向墟市推出玻璃基板（glass substrate）。

　　与目前采用的有机基板比拟，玻璃基板具有超低平面度、更好的热牢固性和死板牢固性等奇异职能，不妨大幅进步基板上的互连密度，为AI芯片的封装带来新的打破。

　　硅封装协同策画是一个须要重复迭代的丰富经过。仰仗英特尔的架构策画才智，英特尔不妨与客户密相符作，供应最优的处分计划。这些步骤配合构修了一个分歧化的AI产物体例。

　　英特尔正在晶圆修筑层面也选用了肖似的战术。这种灵敏性使其不妨凭据客户的需求，供应最有价钱的办事，并应用户不妨用心于他们以为对自己营业最首要的枢纽。

　　长远以后，英特尔从来与台积电、三星等其他代工场协作，并拟定了兼容的策画法规，以确保这些代工场临盆的晶圆能够与英特尔的封装手艺兼容。这使客户不妨自正在组合分别供应商的手艺。

　　今朝英特尔代工安排了战术，供应更灵敏的办事。比如客户能够仅采取英特尔的EMIB手艺或封装办事，而芯片局部则来自其他代工场，也能够只采用英特尔的测试计划。

　　英特尔正在AI时间的进步封装手艺范畴不停立异，将延续引颈和鞭策行业生长，为环球半导体家当注入新的生机。