据报道，台积电即将完结面板级进步芯片封装（PLP）的研发，并策划正在2027年摆布起头小批量临盆。

　　为餍足对更壮健的人工智能芯片的需求，面板级进步芯片封装将操纵可容纳更众半导体的方形基板而非古板的300mm圆形基板。

　　两位新闻人士流露，台积电新一代封装手艺的首代产物将操纵310mm×310mm的基板。这比芯片筑筑商此前试验的510mm×515mm尺寸小得众，但仍旧比古板圆形晶圆供给更众的外观积。

　　台积电正正在加疾开拓进度。新闻人士称，该公司正正在中邦台湾桃园市设立一条试点临盆线年摆布起头小界限临盆。

　　环球最大的芯片封装和测试供应商日月光早些时刻证明，它正正在设立一条采用600mm×600mm基板的面板级芯片封装线，但其后当它清晰到台积电的起步尺寸较小时，肯定正在高雄再筑一条与台积电一样尺寸的试临盆线。

　　芯片封装曾被以为比芯片临盆手艺请求低。然而，对付人工智能筹划芯片而言，诸如台积电CoWos芯片封装手艺等进步封装手段，而今已变得与芯片筑筑平等紧急。这是由于进步封装手艺可将GPU、CPU和高带宽内存（HBM）集成到一块超等芯片中，比方英伟达的Blackwell。博通、亚马逊、谷歌和AMD也依赖台积电的CoWoS手艺来餍足其芯片封装需求。

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